トレーニングスケジュール／お申し込み


ご予約を希望されるトレーニング・コース名を
下記のスケジュール表より選択し、クリックしてください。
残席あり 残席わずか 満席

受講の際のお願いとご注意
■やむを得ずトレーニングを中止する場合がございます。（天災、交通機関のトラブル）
■お申し込み人数が規定に達しなかった場合も中止する場合がございます。
■欠席、遅刻の場合は早めにトレーニング受け付けまでお電話にてご連絡ください。 （03-6361-8086）
■定員になり次第、受付を締め切ります。
■会場には駐車場はございません。
■公共交通機関をご利用ください。

トレーニング/セミナー参加者は、
「受講受付確認メール」を必ず印刷してお持ちください

開催日 開催時間 開催場所 コース名 空席情報
09月17日 [金] 10:00〜17:00 東京御殿山会場 CPLD設計
09月22日 [水] 10:00〜17:00 東京御殿山会場 ＨＤＬ中級　（ＶＨＤＬ・Verilog-HDL共通）
09月28日 [火] 〜
　09月29日 [水] の2日間		 10:00〜17:00 東京御殿山会場 Spartan-6 ファミリ デザイン V11.3
10月01日 [金] 10:00〜17:00 東京御殿山会場 ISEデザインツールフロー V11
10月05日 [火] 10:00〜17:00 東京御殿山会場 FPGA設計導入 V11
10月07日 [木] 〜
　10月08日 [金] の2日間		 10:00〜17:00 東京御殿山会場 Spartan-6 ファミリ デザイン V11.3
10月14日 [木] 10:00〜17:00 東京御殿山会場 Verilog-HDL初級 1
10月15日 [金] 10:00〜17:00 東京御殿山会場 ＨＤＬ中級　（ＶＨＤＬ・Verilog-HDL共通）
10月19日 [火] 10:00〜17:00 東京御殿山会場 VHDL初級 1
10月28日 [木] 〜
　10月29日 [金] の2日間		 10:00〜17:00 東京御殿山会場 Virtex-6 ファミリ デザイン V11.3
11月02日 [火] 10:00〜17:00 東京御殿山会場 ISEデザインツールフロー V11
11月04日 [木] 10:00〜17:00 東京御殿山会場 Verilog-HDL初級 2
11月05日 [金] 10:00〜17:00 東京御殿山会場 VHDL初級 1
11月09日 [火] 10:00〜17:00 東京御殿山会場 FPGA設計導入 V11
11月11日 [木] 〜
　11月12日 [金] の2日間		 10:00〜17:00 東京御殿山会場 Spartan-6 ファミリ デザイン V11.3
11月16日 [火] 10:00〜17:00 東京御殿山会場 Verilog-HDL初級 1
11月25日 [木] 〜
　11月26日 [金] の2日間		 10:00〜17:00 東京御殿山会場 Virtex-6 ファミリ デザイン V11.3
11月30日 [火] 10:00〜17:00 東京御殿山会場 CPLD設計
12月02日 [木] 10:00〜17:00 東京御殿山会場 ISEデザインツールフロー V11
12月03日 [金] 10:00〜17:00 東京御殿山会場 Verilog-HDL初級 1
12月07日 [火] 10:00〜17:00 東京御殿山会場 FPGA設計導入 V11
12月09日 [木] 〜
　12月10日 [金] の2日間		 10:00〜17:00 東京御殿山会場 Spartan-6 ファミリ デザイン V11.3
12月16日 [木] 〜
　12月17日 [金] の2日間		 10:00〜17:00 東京御殿山会場 Virtex-6 ファミリ デザイン V11.3
12月21日 [火] 10:00〜17:00 東京御殿山会場 VHDL初級 1
12月24日 [金] 10:00〜17:00 東京御殿山会場 ＨＤＬ中級　（ＶＨＤＬ・Verilog-HDL共通）